УДК 621.3.049.771.14:004.021
РАЗРАБОТКА МЕТОДОВ ЛОГИЧЕСКОГО РЕСИНТЕЗА ДЛЯ ПЛИС НА БАЗЕ ЛОГИЧЕСКИХ ЯЧЕЕК СО ВСТРОЕННЫМ ТРИГГЕРОМ
И. В. Тиунов, инженер-проектировщик 2 кат., ИППМ РАН; Этот адрес электронной почты защищён от спам-ботов. У вас должен быть включен JavaScript для просмотра.
Д. А. Железников, научный сотрудник, ИППМ РАН; Этот адрес электронной почты защищён от спам-ботов. У вас должен быть включен JavaScript для просмотра.
Предложен метод логического архитектурно-ориентированного ресинтеза на этапе технологического отображения в маршруте проектирования цифровых схем для программируемых логических интегральных схем (ПЛИС). Целью работы является разработка методов логического ресинтеза цифровых схем с упором на оптимизацию по площади и внедрение этих методов в существующие маршруты проектирования схем для ПЛИС. Рассматривается архитектура ПЛИС, в которой программируемая логической ячейка (ЛЯ) содержит блок с программируемой таблицей соответствия и триггер, соединенные между собой. Для рассматриваемой ячейки предложен метод логического ресинтеза, который позволяет сократить площадь, занимаемую проектируемой схемой на ПЛИС. Метод реализован в виде программного модуля (алгоритм работы которого приведен в тексте) и протестирован на наборе тестовых схем ISCAS’89. Полученные результаты указывают на значительное (с среднем на ~20 %, и до ~38 %) сокращение результирующей занимаемой площади. Метод внедрен в существующие отечественые маршруты проектирования цифровых схем для ПЛИС.
Ключевые слова: технологическое отображение; логический синтез; маршрут проектирования; программируемые логические интегральные схемы (ПЛИС); система автоматизированного проектирования (САПР).